LAPORAN AKHIR 1 MODUL II
A. Alat dan Bahan (Modul De Lorenzo)
1. Jumper
Gambar 1. Jumper
2. Panel DL 2203D
3. Panel DL 2203C
4. Panel DL 2203S
Gambar 2. Modul De Lorenzo
B. Alat dan Bahan (Proteus)
1. IC 74LS112 (JK filp flop)
 |
| Gambar 3. IC 74LS112 |
2. IC 7474 (D Flip Flop)
 |
| Gambar 4. IC 7474 |
3. Power DC
Gambar 5. Power DC
4. Switch (SW-SPDT)
Gambar 6. Switch
5. Logicprobe atau LED
Gambar 7. Logic Probe
Pada rangkaian percobaan 1 ini, digunakan jenis IC 74LS112 dan IC 7474. Pada IC 74LS112, kaki R (reset) dihubungkan ke B0 dengan inputan 1, kaki S (set) dihubungkan ke B1 dengan inputan 1, kemudian untuk kaki J dihubungkan ke B2 dengan inputan 0, kaki clk dihubungkan ke B3 dengan inputan DCLOCK, dan kaki K dihubungkan ke B4 dengan inputan B4. Untuk outputnya sendiri adalah Q yang dihubungkan ke H7 dan Q' yang merupakan komplemen dari Q dan dihubungkan ke H6. Sedangkan pada IC 7474, kaki D dihubungkan ke B5 dengan inputan 0 dan kaki clk dihubungkan ke B6 dengan inputan 1. Untuk outputnya sendiri adalah Q yang dihubungkan ke H4 dengan input 0 dan Q' yang dihubungkan ke H3. Apabila rangkaian dijalankan maka untuk hasil outputnya sendiri adalah bernilai 0 untuk Q dan 1 untuk Q'. Hal ini disebabkan karena clk bersifat active low, dimana ia akan aktif saat berlogika 0. Sedangkan pada rangkaian ini, clk nya diberi masukan 1 sehingga clknya tidak aktif dan menghasilkan keluaran berupa 0.
PERCOBAAN 1
1.) kenapa input B2-B6 don't care pada percobaan 1, jelaskan jawabannya !
>> pada percobaan rangkaian dapat kita lihat dimana terdapat 2 inputan berupa inputan R (reset) dan S (set), dimana kedua ini adalah inputan prioritas, jadi jikalau salah satu inputan prioritas ini nol maka input yang lain tidak berpengaruh, dimana misalkan B1 = 0, ini adalah keadaan aktif low dimana kondisi aktif disaat berlogika 1 nah disini B1 juga akan 0 maka hasil dari outputnya 1 karna aktif. ini terjadi karna : B1 = 0 maka Q = 1, B1 = 1 maka Q = 0.
2.) apa saja yang menyebabkan kondisi J-K flip-flop dan D flip-flop bernilai 1, jelaskan alasannya!
>> pada percobaan 1 sendiri data 2,3, dan 6 output nilainya 1 sedangkan pada data ke 2 saat B0 diberi nilai 0 rangkaian akan aktif low, dimana akan aktif apada saat berlogika 1 sehingga outputnya = 1, pada data ke 3saat B1 diberi nilai 0 juga aktif low dimana outputnya juga bernilai 1, yang menandakan input aktif sehingga outputnya juga akan bernilai 1. pada data ke 6 saat B1 = 1 dan B0 = 1 dimana untuk input prioritas (R) dan (S) bernilai 1, ini akan aktif dengan hasil output 1 dan Q komplemen bernilai 0.
3.) jika input B1 dihubungkan ke clock dan B0 dihubungkan ke ground, apa yang akan terjadi, jelaskan!
>> saat inputan B1 kita menghubungkan ke clock dan B0 ke ground maka hasil yang akan didapatkan pada output adalah tidak stabil pada Q, dimana pada nilai di Q komplemen berlogika 1, saat B0 dihubungkan ke ground dimana input B0 sendiri memiliki logika 0, jadi rangkaian dari T flip-flop tidak akan berjalan baik, serta tidak berefek pada pengaktifan rangkaian.